学习笔记（一）
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学习笔记一
——ADI技术指南合集第一版-电路仿真和PCB设计
个人觉得原文已经够简洁了，把书过了一遍，从中摘取出部分内容只是为了一个大纲作用，遇到实际问题的时候看看笔记相应的内容在哪，然后去翻原文会更好。（可能看完这篇笔记也不会有什么收获，只是给我自己列了一个提纲一样的东西，还是建议去看原文。请学姐批评）
一、 EMI、RFI和屏蔽概念
EMI：电磁干扰
RFI：射频干扰
电磁兼容性(EMC)描述两个方面
- 电气电子系统保持正常工作且不干扰其它系统的能力。
- 此类系统在额定电磁环境中按预期工作的能力。
当出现EMI/RFI问题时，基本上都可以将其分成“来源”、“路径”和“接收器”几部分，系统设计人员可以直接控制其中的接收器部分，同时还可能控制部分路径。但是，设计人员几乎不可能控制实际来源。
1. 噪声偶合机制
只要系统中存在阻抗不匹配或不连续，EMI能量就可能进入系统。一般而言，这种情况发生在接口处(即承载敏感模拟信号的电缆连接到PCB，并通过电源引脚的地方)。电缆连接不当或电源滤波方案不佳等。
当两个或以上的电流共享公共路径(阻抗)时，也可能会产生传导噪声。这种公共路径通常为高阻抗“接地”连接。如果两个电路共享此路径，那么一个电路的噪声电流就会在另一电路中产生噪声电压。
2. 降低公共阻抗噪声
在某些应用中，低电平信号会遇到高电平公共阻抗噪声，此时不可能防止干扰，而是可能需要改变系统架构。可能需要改变以下几方面
- 以差分形式传输信号
- 将信号放大到较高电平，以改善信噪比
- 将信号转换为电流以便传输
- 将信号直接转换为数字形式
3. 降低容性耦合噪声
- 减少耦合电容(增加导线间距)。
- 采用屏蔽，通过在信号源和受影响节点之间放置导电且接地的屏蔽体(称为“法拉第屏蔽体”)，可将位移电流直接路由至地，从而消除这种噪声。
4. 降低磁耦合噪声
- 将电路导线排列得更紧密
- 将导线绞合在一起，接收器电路的导线可以绞合，干扰源的电路也可以绞合(如流过大电流的导线)
- 采用屏蔽体和屏蔽套
5. 无源元件：EMI克星
使用RC网络构成高效、经济的单极、低通滤波器，输入噪声会通过电阻转换成热量而消耗掉。但要注意固定电阻本身会产生热噪声。
常用将EMI降至最低的低通滤波器如下图
如果应用中信号和回路导线没有实现良好地地磁耦合，那么可以使用共模(CM)扼流圈来增加两者之间的互感。
此外，还可以在扼流圈的前后连接电容，分别提供额外的CM滤波和差模滤波。
第三种无源滤波方法是采用封装的π网络(C-L-C)。
6. 屏蔽
对于高频干扰，采用高导电性金属(铜或铝等)，而对于低频干扰，则采用高导磁性金属(钢和高导磁合金)。
在实际应用中，屏蔽体上通常需要有开口，以便配置调整旋钮、开关或连接器或者提供通风。不幸的是，这些开口让高频干扰得以借机进入仪器内部，因此可能影响屏蔽效果。
外壳和屏蔽体必须适当接地，否则会起到天线作用，进而导致辐射干扰和传导干扰变得更糟(而不是变好)。
视干扰类型(拾取/辐射、低频/高频)，需以不同的方式来实现适当的电缆屏蔽，并且与电缆长度密切相关。第一步是确定电缆长度在相关频率下属于“长线”还是“短线”。如果电缆长度小于最高干扰频率的1/20波长，那么视为短线。否则，则视为长线。
如果电缆相对于干扰频率为长线(射频干扰通常就是如此)，则屏蔽体两端都应接地。不过，出于安全考虑，该屏蔽体的远端可能也要接地。这种情况下，可以利用低电感陶瓷电容(0.01 uF至0.1 uF)在接收端接地，这样仍可提供高频接地。该电容可用作屏蔽体上射频信号的地，但却会阻止低频线路电流在屏蔽体中流动。这种技术通常称为“混合接地”。
二、 RFI整流原理
低功耗运算放大器或仪表放大器更易受RFI整流影响。而且，FET输入运算放大器(或仪表放大器)更不易受RFI整流的影响，在较高电流下工作时尤为如此。
1. BJT RFI整流与FET RFI整流
下图所示为BJT和FET之间二阶整流直流项的定量比较。
上述分析表明，无论采用哪种类型的放大器，RFI整流都与干扰信号幅度的平方成正比。因此，为了尽可能减少精密放大器中的RFI整流，必须在输入级之前减少或消除干扰电平。减少或消除干扰噪声的最直接方法是适当滤波。
在相同的静态电流水平下，双极性晶体管中集电极电流的变化比JFET漏极电流的变化约大1500倍，这一结论非常重要。这就可以解释为什么FET输入放大器表现出的灵敏度小于大幅度HF激励。因此，它们可以提供更多RFI整流抗扰度。
根据上述内容，可以作出如下总结：由于用户几乎无法查看放大器的内部电路，防止因RFI导致IC电路性能下降对IC外部电路而言就显得尤为重要。
2. 运算放大器输入
防止输入级整流的最佳方法是采用靠近运算放大器输入的低通滤波器，如下图所示。
注意，C不能直接连接至运算放大器的反相输入，否则会产生不稳定性。所选的滤波器带宽至少为信号带宽的100倍，以便将信号损失降至最低。两种情况下都应采用低电感芯片式电容，如NP0陶瓷电容。电容在任何情况下都不应出现损耗或电压系数问题，因此只能选用上述NP0陶瓷电容或薄膜型电容。需要注意的是，可以用铁氧体磁珠代替R1，但是，铁氧体磁珠阻抗无法精确控制，一般不超过100 Ω(10 MHz至100 MHz时)。因此，需要采用容值较大的电容来衰减低频。
3. 仪表放大器输入
下图所示为仪表放大器器件级应用正确的通用滤波方法。
在这种滤波器中，所选的C3应远大于C1或C2(C3 >= C1、C2)，以便抑制由于R1-C1和R2-C2时间常数不匹配引起共模(CM)-差模(DM)转换，从而导致的杂散差分信号。整体滤波器带宽应至少为输入信号带宽的100倍。实际上，滤波器元件应对称安装在具有大面积接地层的PC电路板上，而且必须靠近仪表放大器输入端，以便实现最佳性能。
4. 放大器输出滤波
三、 低电压逻辑接口
不同IC的V~DD~可能不同，但有时需要将不同V~DD~的IC混合使用，则需要总线开关电压转换器。总线开关的功耗低，传播延迟值也非常低。
现代高性能CMOS DSP和微处理器一般采用1 V至2 V的内核电压。这种低电压会带来最佳的速度-功耗性能。然而，内核中的逻辑电平并不兼容标准的2.5 V或3.3 V I/O接口。这个问题一般以下图所示方式解决，其中，逻辑内核以低电压工作，但输出驱动器则以2.5 V或3.3 V标准电源电压工作。
四、 去耦技术
1. 实际电容及其寄生效应
下图显示了一个非理想电容的模型。电阻R~P~代表绝缘电阻或泄漏，与标称电容C并联。第二个电阻R~S~(等效串联电阻或ESR)与电容串联，代表电容引脚和电容板的电阻。电感L(等效串联电感或ESL)代表引脚和电容板的电感。最后，电阻R~DA~和电容C~DA~一起构成称为电介质吸收或DA现象的简化模型。在采样保持放大器(SHA)之类精密应用中使用电容时，DA可造成误差。但在去耦应用中，电容的DA一般不重要。
2. 去耦电容类型
原文对各种类型的电容做了推荐，建议使用去耦电容时直接照着原文本节内容查。
3. 局部高频去耦建议
高频去耦电容必须尽可能靠近芯片，否则走线的电感将对去耦的有效性产生不利影响。
五、 数据转换器接地与AGND、DGND
主要有两种接地系统，一种是”星型“接地系统(单点接地系统)，另一种是多点接地系统。如下图所示，第一个电路图为多点接地系统，第二个为星型接地系统。
对于多点接地系统，多点接地系统不区分AGND和DGND，接地返回导线电感和电阻由模拟和数字电路共享，这会造成相互影响，最终产生误差（数字系统通常含有较大的噪声，而模拟系统更加精确）。一个可能的解决方案是让数字返回电流路径直接流向GND REF，这就是“星型”或单点接地系统的基本概念。
理想情况下，双面电路板的一面应完全用于接地层，另一面用于互连。但在实际操作中，这不可能，因为必须去除部分接地层，用于配置信号和电源跨越、过孔和通孔。尽管如此，还是应尽可能节约面积，至少保留75%。
在使用大量数字电路的混合信号系统中，最好在物理上分离敏感的模拟元件与多噪声的数字元件。
目前，预测“多点”(单一接地层)还是“星型”接地(分离模拟和数字接地层)方法能提供最佳整体系统性能还很困难；因此，可能需要使用跳线对最终PC板做一些实验。如有疑问，最好先分离模拟和数字接地层，以后再用跳线连接，而不要一开始就使用单一接地层，随后又尝试分离！
六、 微带和带线设计
参考原文有一些公式可以较精确地估计一定长度的布线带来的等效电阻和电容(王老师说过粗略估计1cm走线大概有1pF的电容)。
非嵌入式设计的辐射量较大，更容易受到外部信号的影响，而右侧的嵌入式设计采用了嵌入法，则很好地利用了各层的优势。两者各有利弊。
七、 散热设计基础
一般用符号 来表示热阻。热阻的单位为°C/W。除非另有说明，热阻指热量在从热IC结点传导至环境空气时遇到的阻力。一般地，热阻 等于100°C/W的器件在1W功耗下将表现出100°C的温差。
为了设计出可靠的低热阻运算放大器，以下列出几条设计注意事项。可根据实际情况，考虑所有要点。
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对于PCB散热器，要使用面积尽量大的铜片，以“效益递减”点为度。
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与1)相结合，要使用多个(外部)PCB层，用多个过孔连接起来。
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根据实际情况尽量使用质量较重的铜(最好是2盎司或以上)。
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在系统中提供充足的天然通风出入口，以便热能从热的PCB表面自由散开。
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使功耗消散PCB层垂直朝向，促进散热器区域的气流对流。
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针对精密运算放大器应用，考虑使用外部功率缓冲级。
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对于需要在有限空间下耗散数瓦特的情况，考虑使用强制通风方法。
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不要在散热走线上覆盖阻焊层。
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不要在供电IC上使用过大的电源电压。
八、 静电放电(ESD)
ESD产生的高压和高峰值电流会损坏IC。所有ESD敏感器件均采用保护性封装。IC通常装在导电泡沫中或者防静电包装套管中，而后将容器密封在一个静电耗散塑料袋中。密封后的塑料袋用一个明显的标签标好（如图3所示），标签上标明正确的操作程序。
如下图所示外部封装说明旨在告知用户，必须遵循ESD保护所需要的操作程序。
另外，ESD敏感型IC的数据手册都有一条醒目的声明，如下图所示。
一旦识别出ESD敏感型器件，保护起来就相对容易些。很明显，首先应尽量把IC保存在原来的保护性封装中。下一步是给存在破坏可能性的ESD源放电，以防患于未然。这种电压放电可以通过高阻抗快速而安全地实施。
ESD安全IC操作需要的一个关键组件是一个具有静电耗散表面的工作台，如下图所示。其表面通过一个1 MΩ电阻接地，可以耗散任何静电荷，同时还能保护用户，免除接地故障电击危险。如果现有的工作台顶部不导电，则应添加一块静电耗散垫和一个放电电阻。
在工作台时，建议在操作ESD敏感型器件时带上一个导电手环。手环可以确保正常的任务(如从包装上撕下胶带)不会导致IC损坏。另外，出于安全考虑，需用一个1 MΩ的电阻从手环接地。
对于ESD，需要记住一个关键词：预防。ESD损坏一旦发生则无法挽回，也无法补偿。
九、 高速逻辑的处理
当PCB走线单向传输时延等于或大于施加信号上升/下降时间(以最快边沿为准)的一半时需端接传输线特性阻抗。 例如，在Er = 4.0介电质上2英寸微带线的延时约270 ps。严格贯彻上述规则，只要信号上升时间< 500 ps，终端就应当进行阻抗匹配。
更保守的规则是使用2英寸(PCB走线长度)/纳秒(上升/下降时间)规则。如果信号走线超过此走线长度/速度准则，则应端接匹配阻抗。 例如，如果高速逻辑上升/下降时间为5ns，PCB走线等于或大于10英寸(其中测量长度包括曲折线)，就应端接其特性阻抗。
具体阻抗匹配请参照原文。
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写的挺详细的，这个部分的内容主要针对高频信号处理，比如放大器在处理高频信号时地不干净就会出很多问题；EMI是我们设计电路中绕不开的一个问题，数字电路还好，一旦到电机驱动这样的模拟电路就很麻烦了，你也可以了解一下这个内容。
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在 学习笔记（一） 中说：
写的挺详细的，这个部分的内容主要针对高频信号处理，比如放大器在处理高频信号时地不干净就会出很多问题；EMI是我们设计电路中绕不开的一个问题，数字电路还好，一旦到电机驱动这样的模拟电路就很麻烦了，你也可以了解一下这个内容。
我忘了登录，写完才发现我是游客。
