学习笔记(三)



  • 学习笔记三

    ​ ——ADI技术指南合集第一版– 射频及高速器件

    ​ 个人觉得原文已经够简洁了,把书过了一遍,从中摘取出部分内容只是为了一个大纲作用,遇到实际问题的时候看看笔记相应的内容在哪,然后去翻原文会更好。

    一、 噪声功率比(NPR)

    ​ NPR用于衡量多通道系统中当其他通道上存在随机活动时,某个闲置通道的“安静”程度。噪声和交调失真产物进入该闲置通道,从而降低性能。

    ​ 尽管单音或双音正弦波信号是目前用于测试ADC宽带应用的最流行的方法,NPR测试却提供了一种相对简单的方法,它用一个高斯噪声输入来模拟宽带多音信号,不需要产生大量的单音正弦波。

    ​ 原文使用大篇幅的数学证明得到了8至20位ADC的NPR理论峰值如下。

    0_1594562456505_理论最大NPR值.png

    ​ 在多通道高频通信系统中,其中,通道之间仅存在少量或不存在相位相关,可通过NPR来测量因大量独立通道导致的失真和噪声。

    二、 有效值直流转换器

    1. 直接显式法

    ​ 如下图所示。输入信号首先由模拟乘法器求平方,然后采用适当的滤波器取平均值,再通过反馈环路中具有第二个平方器的运算放大器取其平方根。该电路动态范围有限,因为平方器之后的各级必须尝试处理幅度变化很大的信号。这会限制此方法,使输入最大动态范围约为10:1 (20 dB)。

    0_1594562480945_直接显式法求有效值.png

    2. 隐式法

    ​ 在该电路中,乘法器的输出随输入的有效值呈线性变化(而非呈平方变化)。与显式电路相比,这种隐式电路明显扩大了输入的动态范围。隐式有效值直流法的缺点在于其带宽通常小于显式计算。

    0_1594562498750_隐式法测量有效值.png

    三、 模拟乘法器

    ​ 模拟乘法器是具有两个输入端口和一个输出端口的一种器件。输出端的信号为两个输入信号之积。如果两个信号都必须是单极性的,结果形成一个“单象限”乘法器,输出同样也会是单极性的。如果其中一个信号为单极性,而其他信号可能为正或负,则乘法器就是一个“二象限”乘法器,输出可能为两个极性之一(因而为“双极性”)。用于产生一象限或二象限乘法器的电路可能比四象限乘法器所需电路要简单,由于许多应用并不需要全四象限乘法,因此,常用的是仅支持一象限或二象限的精密器件。

    1. 吉尔伯特单元乘法器

    0_1594562514382_基础跨导乘法器.png

    ​ 吉尔伯特单元有三个不便之处:(1) 其X输入为差分电流;(2) 其输出为差分电流;(3) 其Y输入为单极性电流——因此吉尔伯特单元只是一个二象限乘法器。

    ​ 通过交叉耦合两个这样的单元并使用两个电压-电流转换器(如下图所示),我们可以把基础架构转换成一种带电压输入的四象限器件,如AD534。在中低频率下,可以用一个减法器放大器把输出端的差分电流转换成电压。

    0_1594562533318_一款四象限跨导线性乘法器.png

    2. 用带运算放大器的乘法器实现算术函数

    • 反函数

    0_1594562548407_产生反函数.png

    • 除法器

    0_1594562559805_除法器.png

    四、 混频器和调制器

    1. 混频器和调制器概述

    ​ 理想混频器如下图所示。RF(或IF)混频器(不要与视频和音频混频器相混淆)是一种可转换信号频率的有源或无源器件。它既可以调制信号,也可以解调信号。混频器具有三个信号连接,也就是无线电工程师所说的“端口”。这三个端口分别为射频(RF)输入端、本振(LO)输入端和中频(IF)输出端。混频器将频率为f~RF~的RF输入信号与频率为f~LO~的LO信号进行混频处理,并产生由和与差频率f~RF~ ± f~LO~组成的IF输出信号。用户可以在混频器后连接带通滤波器,从而选择和频率(f~RF~ + f~LO~)或差频率(f~RF~ – f~LO~)。

    0_1594562575875_混频器.png

    ​ “混频器”是针对频率转换而优化的调制器。它在信号路径中的位置通常靠近天线,其信号输入端(通常称为“RF端口”)处同时存在所需信号和(通常较大的)干扰信号。因此,混频器必须拥有出色的线性度。

    2. 使用理想模拟乘法器进行混频

    ​ 下图显示假设使用模拟乘法器时大大简化的RF混频器。

    0_1594562602584_使用模拟乘法器进行混频.png

    ​ 下图所示为RF输入sin$\omega$~RF~t与LO输入sin$\omega$~LO~t“混频”(相当于两者相乘)而得到的结果,其中$\omega$~RF~ = 2$\pi$×11MHz且$\omega$~LO~ = 2$\pi$ × 10MHz。

    0_1594562620400_混频乘法器输入与输出.png

    3. 镜像响应

    ​ 即便使用这种数学理论上完美无缺的混频器,接收机也存在一个基本问题,即“镜像响应”。以使用低端下变频器为例,所需输出的频率为$\omega$~IF~ = $\omega$~RF~ – $\omega$~LO~。因此,我们可能认为RF频谱中能够通过混频器“滤网”并进入狭窄IF通带的唯一分量就是所需分量$\omega$~RF~。但RF输入端的另一频谱分量也会进入IF通带,此处也就是$\omega$~IF~ = $\omega$~LO~ – $\omega$~RF~所表示的,那就是“镜像”频率。

    0_1594562637232_镜像响应.png

    ​ 针对这种困境,最可行的方案是谨慎选择IF频率,将图像灵敏度的可能性降至最低,并在RF输入端的混频器之前接入一个镜像抑制滤波器。另一种方法就是使用不会响应镜像频率的特殊混频器电路。这种方法需要相当复杂的电路,因此通常并不受欢迎,但在现代IC实施方案中却变得日益可行。另外还有一个缺点是功耗较大,因为需要两个混频器单元在正交模式下工作。

    4. 理想混频器

    ​ 理想情况下,要使混频器达到低噪声和高线性度目标,我们需要利用一些电路实现极性切换功能来响应LO输入。因此,混频器可以简化为下图所示,其中RF信号被拆分成同相(0°)分量和反相(180°)分量;一个由本振(LO)信号驱动的转换开关会交替选择同相信号和反相信号。因此,实质上理想混频器可以看成是一个符号开关。理想状态下,该混频器将不存在噪声(开关具有零阻抗)和最大信号幅度限制。

    0_1594562661696_理想混频器.png

    5. 二极管环形混频器

    ​ 多年来,针对高性能应用的最常用混频器拓扑结构一直都是二极管环形混频器,其中一种形式如下图所示。LO需要具有相当高的驱动能力——通常差不多1瓦,才能确保二极管导通能力非常强,足以实现低噪声性能,并允许转换大信号而又不会出现过大的杂散非线性度。

    ​ 由于二极管的高度非线性特性,三个端口的阻抗很难以控制,从而使得匹配变得非常困难。此外,三个端口之间存在相当大的耦合;再加上LO端口处所需的高功率,使得(高度失真的)LO信号的某些分量很可能会向后耦合至天线。最后,像这样的无源混频器显然无法提供转换增益;在理想情况下,转换损耗为2/$\pi$,即3.92 dB。由于二极管的电阻和变压器的损耗,实际混频器损耗更高。

    0_1594562680089_二极管环形混频器.png

    6. 典型有源混频器

    ​ 二极管环形混频器不仅具有一定的性能限制,而且还不能使用集成电路技术来制造,至少不能以图9所示形式。人们意识到,四个二极管可以用四个电阻代替,基本上同样可以执行相同的切换功能。这就构成了现在典型双极性电路的基础,如下图所示。

    0_1594562693353_典型有源混频器.png

    ​ 其有以下优点

    • 可与其它信号处理电路整体集成。
    • 可提供转换增益,而二极管环形混频器始终存在插入损耗。
    • 驱动LO端口所需的功率少很多。
    • 具有出色的信号端口间隔离性能。
    • 负载匹配影响更小,且无需双工器和宽带终端。

    五、 直接数字频率合成器(DDS)

    1. DDS架构基本原理

    ​ 随着数字技术在仪器仪表和通信系统中的广泛使用,可从参考频率源产生多个频率的数字控制方法诞生了,即直接数字频率合成(DDS)。

    ​ 实际DDS系统采用灵活有效的方式来实现这一功能,即采用名为数控振荡器(NCO)的数字硬件。下图所示为该系统的框图。

    0_1594562713870_灵活的DDS系统.png

    ​ n位相位累加器(大多数DDS系统中,n的范围通常为24至32)存在2n个可能的相位点。$\Delta$相位寄存器中的数字字M代表相位累加器每个时钟周期增加的数量。如果时钟频率为fc,则输出正弦波频率计算公式为:
    <br/>fo=MFc/2n<br/><br /> f_o=M*F_c/2^n<br />
    ​ 只需改变M寄存器的内容,频率就可以立即改变,不会出现相位不连。

    2. DDS系统中的混叠

    ​ 简单DDS系统中可能会产生一种重要的输出频率范围限制。奈奎斯特准则表明,时钟频率(采样速率)必须至少为输出频率的两倍。实际最高输出频率限制在约1/3时钟频率范围内。下图所示为DDS系统中的DAC输出,其中输出频率为30 MHz,时钟频率为100 MHz。如图所示,重构DAC后必须跟随一个抗混叠滤波器,以消除较低的图像频率(100 – 30 = 70 MHz)。

    0_1594562738842_DDS系统中的混叠.png

    3. 用作ADC时钟驱动器的DDS系统

    ​ DDS系统(如AD9850)可以提供产生ADC采样时钟的出色方法,尤其适合ADC采样频率必须受到软件控制,且锁定至系统时钟的情况。

    4. DDS系统中的幅度调制

    ​ DDS系统中的幅度调制可以通过在查找表和DAC输入之间放置数字乘法器来实现,调制DAC输出幅度的另一种方法是改变DAC的参考电压。

    5. DDS系统中的无杂散动态范围考虑

    ​ 即便是理想的N位DAC,也会在DDS系统中产生谐波。这些谐波的幅度主要取决于输出频率与时钟频率的比值。原因在于,DAC量化噪声的频谱成分会随着该比值的变化而变化,如果DAC输出频率精确设置为时钟频率的约数,则量化噪声会集中在输出频率的倍数,也就是说,主要取决于信号。如果输出频率稍有失调,量化噪声会变得更加随机,从而改进有效SFDR。

    ​ 下图说明了上述情况,其中4096 (4k)点FFT基于理想12位DAC中数字化生成的数据计算得出。左侧图表(A)中,所选的时钟频率和输出频率的比值恰好等于40,获得的SFDR约为77 dBc。右侧图表中,比例稍有失调,有效SFDR增至94 dBc。

    0_1594562769555_时钟与输出频率比值的影响.png

    六、 锁相环(PLL)基本原理

    1. 锁相环基本结构

    ​ 锁相环是一种反馈系统,其中电压控制振荡器(VCO)和相位比较器相互连接,使得振荡器可以相对于参考信号维持恒定的相位角度。锁相环可用来从固定的低频信号生成稳定的输出高频信号等。

    ​ 下图为锁相环基本结构,PLL的基本模块为误差检波器(由鉴频鉴相器和电荷泵组成)、环路滤波器、VCO和反馈分频器。负反馈强制误差信号e(s)在反馈分频器输出和基准频率处于锁相和锁频状态且 F~O~ = N~FREF~的点处接近0。

    0_1594562791258_锁相环基本结构.png

    2. 鉴频鉴相器(PFD)

    ​ 下图显示鉴频鉴相器(PFD)的常见实现方案,该类器件基本上都由两个D型触发器组成。一路Q输出使能正电流源,另一路Q输出则使能负电流源。假设本设计中D型触发器由正边沿触发,那么可能状态就如逻辑表中所示。

    0_1594562815283_鉴频鉴相器.png

    3. 预分频器

    ​ “N计数器”也称为N分频器,是用于设置PLL中输入频率和输出频率之间关系的可编程元件。N计数器的复杂性逐年增长。除简单的N计数器之外,其发展为包括“预分频器”。为高频信号,需要考虑在可编程计数器之前加上一个固定计数器元件,以便将超高输入频率拉低至标准CMOS的工作频率范围内。这种计数器称为“预分频器”。

    ​ 双模预分频器具有标准预分频器的各种优点,但不会造成分辨率损失。双模预分频器是一种可通过外部控制信号将分频比从一个值切换为另一个值的计数器。

    4. 振荡器/PLL相位噪声

    ​ PLL是一种类型的振荡器,而在任何振荡器设计中,频率稳定性都至关重要。我们需要考虑长期和短期稳定性。长期频率稳定性是关于输出信号在较长时间(几小时、几天或几个月)内的变化情况。其通常以一定时间内的比率$\Delta$f/f来规定,单位为百分比或dB。

    ​ 短期稳定性则是关于几秒或更短时间内的变化情况。这些变化可能是随机的,也可能是周期性的。可以使用频谱分析仪来检查信号的短期稳定性。

    ​ 习惯的做法是以单边相位噪声来表征振荡器,如下图所示;图中绘制了相位噪声与频率偏移fm的函数关系图,其中相位噪声单位为dBc/Hz且频率轴采用对数比例。

    0_1594562838097_相位噪声.png

    5. 小数N分频锁相环

    ​ 整数N分频PLL的输出分辨率限制为PFD输入频率的步进(如下图A所示),小数N分频使PLL输出的分辨率可以降至PFD频率的一小部分(如下图B所示),

    0_1594562856337_整数分频PLL与小数分频PLL.png

    • 由于电荷泵处的噪声以20 logN的比率累加到输出上,因此相位噪声可以得到显著改善。
    • 小数N分频的另一个显著优势是可以改善锁定时间。
    • 小数N分频PLL的缺点是杂散水平较高。

    七、 高频对数放大器

    1. 多级对数放大器

    ​ 基于二极管/运算放大器(或晶体管/运算放大器)的传统对数放大器存在频率响应受限的不足,尤其是在低电平下。因此,高频应用中使用检波和真对数架构。多级对数放大器基本架构如下。

    0_1594562874084_多级对数放大器.png
    ​ 其响应如下

    0_1594562884510_基本多级对数放大器的响应.png

    ​ 但在高频下每个放大器都会有延迟时间,这意味着,小信号会延迟Nt纳秒,而大信号则被“污损”,在Nt纳秒内分散到达。1纳秒相当于光速下的1英尺,因此,在雷达系统的分辨率下,这相当于位置分布范围达Nt英尺,这在某些系统中是不可接受的。

    ​ 一种解决办法是在求和放大器的信号路径上插入延迟,但这可能使情况复杂化。另一种解决办法是略微改变架构,改为采用小信号增益为A、大信号(增量)增益为单位值(0 dB)的多个级,而不是对增益级进行限幅。

    2. 连续检波放大器

    ​ 在下图中,这些级联的级形成一个对数放大器,无需对各个级求和。上述多级架构都是视频对数放大器,或真对数放大器,但最常见的高频对数放大器是下图所示的连续检波对数放大器架构。

    0_1594562900427_连续检波对数放大器.png

    ​ 连续检波对数放大器由级联限幅级构成,但并不直接对其输出求和,而是将这些输出施加到检波器,然后对检波器输出求和。连续检波对数放大器的对数输出一般含有幅度信息,相位和频率信息则丢失。然而,如果使用半波检波器,并且同时注意均衡连续检波器的延迟,则情况不一定是这样——但此类对数放大器的设计非常严苛。


 

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